UiMOR; Модел за намаляване на контрола на версията на UC UCM Версия 1

Принцип на изследване:

Катедра Електротехника,

намаляване

Калифорнийски университет - Ривърсайд

завършили:

Хай Уанг, Дуо Ли, Боюан Ян

финансиране:

Оценяваме следващите финансиращи агенции за тяхната щедра подкрепа за този проект.

· Национална научна фондация, „КАРИЕРА: План за кариерно развитие: Моделиране на поведението, симулация и оптимизация за едноличната смесена система“, CCF-0448534 (CCF-0529754 и CCF-0731962, CCF -0830304 за добавките на REU) 6/1/2005-5/31/2011. ПИ: Шелдън Тан.

Описание на проекта

Намаляването на сложността е да се намали сложността на веригата за взаимно свързване, като същевременно се запази точността на оригиналните схеми, за да се стимулира процесът на проверка на етапа след оформлението. Разликата между паразитната екстракция и симулацията след оформление се допълва чрез увеличаване на броя на паразитните компоненти (съпротивление, капацитет, собствена и взаимна индуктивност), необходими за моделиране на физическата реалност на взаимовръзките на вериги, субстрати, пакети (виж Фигура 1). Намаляването на сложността на схемите става задължително, тъй като сложността на нанометричните интегрални схеми, особено неизбежните паразити за взаимно свързване, нарастват много бързо (почти експоненциално). Това се определя от изискванията за наблюдение на по-фини нива на физически ефекти, за да се провери точно все по-интензивните дизайнерски проблеми като шум, целостта на сигнала, кръстосано свързване и дори квантовите ефекти с напредването на технологиите. под 100nm. Масивните паразитни екстракти могат значително да влошат ефективността на търговските инструменти за симулация на ниво SPICE днес. Прекомерното време за симулация води до дълги времена за проектиране и големи бюджети за инструменти за симулация.

Техниките за намаляване на линейните вериги за взаимно свързване са широко проучени в миналото и са предложени множество техники. Съществуващите техники, като методи, базирани на съвпадение на моменти, се използват главно за изчисляване на закъсненията при взаимно свързване и шумовете на свързването в цифровите вериги. Тези техники нямат точност за високочестотните диапазони, необходими за моделиране на аналогови, смесени и RF схеми. Също така намалените модели във формати на матрични схеми не могат лесно да бъдат трансформирани във формат на ниво верига, съвместим с общия формат SPICE на ниво верига. Тези методи за намаляване трябва да бъдат интегрирани със съществуващите инструменти за анализ на синхронизацията, за да се изчисли само закъснението и шумът на взаимните връзки. Понастоящем големите компании за EDA не предлагат самостоятелни инструменти за намаляване, въпреки че има първоначални усилия за справяне с този нововъзникващ пазар.

stan/project/uimor/uimor_main_files/image001.png "/> Фигура 1 Нови потоци за проверка след оформление

UiMOR е нов инструмент за намаляване на сложността на веригата, разработен от MSLAB в UC Riverside. UiMOR е инструмент за намаляване на сложността на веригата. Той може да постигне прецизно намаляване за широк спектър от широколентови честоти, с незначителна загуба на точност и е подходящ за аналогови/смесени модели на сигнал/памет. Той също така работи добре за традиционни изчисления на закъснение и шум в цифрови схеми.

UiMOR има за цел да намали количеството данни в нетлиста; намаляване на отпечатъка на паметта. В резултат на това може да ускори симулацията, без да влошава точността на симулацията. UiMOR може да приема междусистемни вериги, моделирани като RC/RLC вериги и да произвежда намалени RC/RLC вериги във формат SPICE. Дизайнерите могат да посочат желания честотен диапазон, в който намалените модели да бъдат правилни в „аналоговия“ модел за точно намаляване.

UiMOR има няколко характеристики и предимства пред съществуващите техники за намаляване:

  • Наистина SPICE-in, SPICE-out техника за намаляване и са SPICE съвместими.
  • Те се вписват перфектно със съществуващия поток за проверка след оформление.
  • Първата техника за широколентова редукция за цифрови, аналогови/смесени/RF модели.
  • Може да постигне съотношение на намаляване 10-100X и изключително ефективен за RC вериги с много ниска загуба на точност.
  • Силно мащабируема и ефективна за намаляване на веригите за взаимно свързване с милиони възли.

Техниките за намаляване, разработени в UiMOR, имат потенциала да окажат незабавно въздействие върху общността на VLSI чиповете, тъй като те могат да намалят времето за проверка на дизайна на VLSI чипове, особено за аналогови, смесени сигнални и RF схеми, на етапите след оформлението. Краткото време за симулация може директно да се превърне в подобрена ефективност и спестявания в бюджетите на симулационния инструмент и общите разходи за проектиране, тъй като са необходими по-малко лицензи и могат да се изпълняват повече симулации за всеки проект.

VSCLAB от UCR ръководи изследователски усилия за сложни техники за повторно откриване на сложни вериги и през последните години разработихме няколко усъвършенствани техники за намаляване на веригите. UiMOR е разработен специално за справяне с проблемите с намаляването на аналоговите сигнали/смесените сигнали/паметта/FPGA и се надяваме, че може да донесе видими ползи за общностите за CAD изследвания, разработка и дизайн.

Изтегляне на софтуер

Софтуерният пакет, който включва изпълнимия вариант (Linux redhat версия 2.6.18-53.1.4.e15) на UiMOR v1.0, ръководството за потребителя и някои примери, можете да намерите тук .

Изпращайте проблеми, грешки и коментари относно UiMOR на Sheldon Tan на [email protected] .

Съответни публикации

В1. Шелдън X.-D. Тан и Лей Хе, Разширени техники за намаляване на поръчките на модели за VLSI модели, Cambridge University Press, 2007, ISBN-13 978-0-521-86581-4, ISBN-10 0-521-86581.