Полупроводниково устройство с памет - RF патент 2128371 - Giu-Hong Kim (KR)
Чертежи за RF патент 2128371
Настоящото изобретение се отнася до полупроводникова памет за предварително зареждане на линейна верига и по-специално до синхронна полупроводникова памет за автоматично зареждане на линейна верига.
Синхронната полупроводникова памет, която е проектирана за високоскоростна работа, изпълнява всички операции, необходими за вземане на проби от данни в съответствие с постоянния период на системния часовник (или синхронизация), доставен отвън. Използвайки регистъра за настройка на режим, такова синхронно полупроводниково устройство с памет настройва различни режими на работа, за да определи закъснението и дължината на пакета. В полупроводниково устройство с памет, когато се извършва операция за четене или запис на един ред, задвижваният низ трябва да бъде предварително зареден, за да се извърши операция за четене или запис на друг ред. Както е показано на ФИГ. 1, в конвенционално полупроводниково устройство с памет, линейната верига се зарежда само когато команда за предварително зареждане се прилага външно след задвижване на един ред. В синхронна полупроводникова памет, която работи в съответствие със системния часовник и извършва операция за четене/запис според специфична информация за дължината и закъснението на пакета, в случай, че операцията за предварително зареждане се извършва в отговор на външно приложена команда за предварително зареждане, както е описано по-горе, има неудобство във факта, че моментът от времето, подходящ за предварително зареждане на верижната линия, трябва да бъде строго зададен и е трудно да се извърши ефективна (т.е. с намалена консумация на енергия) операция за предварително зареждане.
Следователно, целта на настоящото изобретение е да осигури синхронно полупроводниково запомнящо устройство, което е способно за вътрешно и автоматично предварително зареждане на линейна верига.
Друга цел на настоящото изобретение е да осигури синхронно полупроводниково устройство с памет с надеждно линейно предварително зареждане.
Свързан между първия блок за откриване 40 и напрежението на субстрата е канал за източване на източник на NMOS транзистор 46 с порта, свързан към изхода на NAND порта 1, който приема сигнала за откриване на ниво на захранващото напрежение UCCH и генерирания първи сигнал за предварително зареждане от генератора 800 за предварително зареждане на сигнала от фиг. 2. По същия начин пътят на източване на източник на NMOS транзистор 48 с порта, свързан към изхода на NAND порта 2, е свързан между втория детектиращ възел 43 и напрежението на субстрата Uss, който приема сигнала за откриване на ниво на захранващото напрежение UCCH и вторият сигнал за предварително зареждане, генериран от генератора 800 на сигнала за предварително зареждане от фиг. 2. Сигналите на първия и втория детекторни възли 40 и 43 се генерират съответно като първи и втори основни тактови импулси R1 и R2 линии през ключалки 45 и 47 и инвертори 49 и 50. Прилагат се основните тактови импулси R1 и R2 линии за управление на вериги, свързани с линията, т.е. към схеми, които контролират група блокове памет и задвижват редове от думи в тях.
Фиг. 4 е подробна електрическа схема, показваща генератора 600 на сигнали за данни за избухване и закъснение от фиг. 2. Сигналът за откриване на дължината на пакета COS1, генериран от детектора за край на пакета 400 на фиг. 2 се предава на резето 73 през предавателния клапан 63 от CMOS тип, ключалката 65 и предавателния клапан 67. N-тип електрод на предавателния клапан 63 и p-тип електрод на предавателния клапан 67 се управляват от системния часовник CLK, които се обръщат на инвертора 61. P-тип електродът на предавателния клапан 63 и n тип електрод на предавателния клапан 67 се управлява от системния часовник. CLK, които преминават през инверторите 61 и 69. Пътят източник-източване на PMOS транзистора 71 е свързан между захранващото напрежение Ucc и резето 73 и сигнал за откриване на ниво на захранващото напрежение UCCH се прилага към неговата порта. Сигналът COS1 за детекция на импулса се извежда като сигнал COSA за данни за импулси и закъснения през порта за прехвърляне 64, а изходът на ключалката 73 също се извежда като сигнал COSA за данни за импулси и закъснения през порта за предаване 68. Предавателните шлюзове 64 и 68 се управляват от изхода на NAND порта 62, който приема сигнала CLm на данните за забавяне, сигнала за дължина на пакета и сигнала WR на управляващите данни. N-тип електрод на предавателния клапан 64 и p-тип електрод на предавателния клапан 68 са свързани директно към изхода на NAND клапан 62, а p-тип електродът на предавателния клапан 64 и n-тип електрод на предавателния клапан 68 се управляват от изходния сигнал на клапана 62 NAND, който се предава през инвертора 66. Сигналът за данни за пакети и закъснения COSA, генериран през предавателните порти 64 и 68, се предава към детектора за данни за пакети и закъснения 700 от ФИГ. 2.