ЗНАЕТЕ ИНТУИТ, Лекция, Специфика на изграждането на високопроизводителни изчислителни хардуерни платформи
3.3. Синтез на асоциативно контролирана MCMD-битова поточна матрица VLSI аритметично-логическа обработка на данни според критерия за максимална функционална интеграция с минимални хардуерни разходи
При това специфичност на технологията за прототипиране в изчисленията е, че е необходимо не само да се подобрят потребителските характеристики на новата версия на бит-матрицата VLSI, но и да се поддържа съвместимост на фърмуера нови версии с по-ранна версия на архитектурата, заложена в този случай в H1841 VF1.
По този начин намаляването на топологичните норми на производство на местни VLSI трябва постоянно да бъде придружено от взаимосвързани реконструкция на експлоатацията, превключването и управлението части от процесорния бит в H1841 VF1. Това се дължи на факта, че в съвременната микроелектроника скоростта на растеж на степента на интеграция върху кристалите е почти с порядък по-бърза от скоростта на растеж на броя на изходите в VLSI,
тъй като първият индикатор е пропорционален на площта, заета от транзистора или клапана, а вторият е пропорционален на линейните размери на контактните накладки, които осигуряват галванични преходи от периферията на кристала към клемите на корпусите на матрицата VLSI. В резултат на това с увеличаване на степента на интеграция на матричния VLSI почти винаги се появява допълнителен хардуерен ресурс, който трябва ефективно да се използва по време на изчисленията.
Следователно, в процеса на реконструкция на VLSI N1841 VF1, на първо място, е необходимо да се определят посоките на модификация на структурната и функционална верига на нейните битови процесори, която е избрана въз основа на ефективното изпълнение на операциите за умножение на тръбопроводи, което формира основата на огромния брой алгоритми за цифрова обработка на сигнали и изображения в реално време. За тази цел разгледайте алгоритъма за умножение на тръбопровода като основен словна операция .
Нека бъде абсолютно стойностите на факторите са представени с -битови двоични числа в директния код
и те достигат до входовете на множителя последователно и най-малко значимия бит напред.
Тогава тяхната работа може да бъде представена:
където е операция на много сайтове логично умножение.
Ако асоциираме пространствената координата на систоличната матрица с индекса и цялото време с индекса, тогава алгоритъмът за умножение на конвейера, съответстващ на (3.1), има формата:
Стъпка 1. Изберете и запомнете съдържанието на 1-ви бит на множителя за кърлежи в 1-ва клетка на систолната матрица и го изпратете до следващата клетка на систолната матрица .
Стъпка 2. Извършвайте последователно в 1-ва клетка на систолната матрица - локална операция на всички битове на мултипликатора с и изпращайте до следващата клетка на систолната матрица .
Стъпка 3. Повторете стъпки 1, 2 за втория бит на множителя във 2-ра клетка на систолната матрица и ги изпратете до следващата клетка на систолната матрица .
Стъпка 4. Преместете частичния продукт във 2-ра клетка на систолната матрица, с една мярка спрямо и образувайте частичната сума, където
Стъпка 5. Повторете стъпки 3 и 4 в 3-та клетка на систолната матрица, образувайки частична сума, където и т.н., за да .
В командната система H1841 VF1 (вж. Таблица 3.1) този алгоритъм съответства на блок-схемата на конвейерния умножител на фиг. 3.8, в която оперативният канал е обозначен с пунктирани линии със съответната операция, транзитният канал е обозначен с плътни линии, а допълнителното забавяне е обозначено със звездичка () в съответния канал. Цифрите показват тактовите цикли на бита от нисък ред на операнда на входа на съответния процесорен бит, а преминаването на операнда през който и да е канал струва поне 1 тактов цикъл. Циклична константа, която определя ширината () на преобразуваните операнди има формата, където най-малко значимият бит е "1", а останалите битове са "нули".